ハードウェア ― 論理回路・組込みシステム・IoT デバイス

論理ゲートと真理値表 ― 回路・波形・論理式を行き来する

コンピュータの演算はすべて、電圧の高低（1 と 0）を組み合わせる論理回路で行われます。その最小部品が論理ゲートで、応用情報で問われるのは 6 種類だけです。ゲートの名前を覚えるのではなく、真理値表を書けることが目的です。試験では回路図・タイミングチャート・論理式のどれかを与えられ、残りに変換させられます。

NOT（否定）は入力 1 に対し出力 0 を返すゲートで、AND の出力に NOT を付けたものが NAND、OR に付けたものが NOR です。XOR は「入力が異なるとき 1」なので、2 つの値が一致するかどうかの判定に使えます。XOR の出力をさらに反転した XNOR は「一致回路」と呼ばれ、直近 10 年でも一致回路として 1 回出題されています。

電圧が高い状態を 1 と決めるのが正論理、低い状態を 1 と決めるのが負論理です。同じ回路でも正論理で見れば AND、負論理で見れば OR に読めるため、問題文が「負論理」と断っていたら真理値表の 0 と 1 を読み替えてから解きます。

ド・モルガンの法則と論理式の簡単化

回路図を論理式に直すときの主役がド・モルガンの法則です。NOT(A・B) ＝ NOT A ＋ NOT B、NOT(A ＋ B) ＝ NOT A・NOT B の 2 本で、「否定を配ると AND と OR が入れ替わる」と覚えます。NAND だけで組んだ回路を解くときは、NAND を「AND の否定」ではなく「入力を反転させた OR」と読み替えると、AND と OR の混在した式が一気に整理できます。

真理値表から論理式を作るときは、出力が 1 になる行ごとに入力の積（AND）を書き、それらを和（OR）でつなぎます。この形を加法標準形といいます。加法標準形はそのままだとゲート数が多いので、共通因数をくくり出したりカルノー図を使ったりしてゲート数を減らします。これが論理圧縮（論理式の簡単化）で、カルノー図の手順そのものは第 2 章で扱います。ゲート数が減れば面積・消費電力・遅延がすべて小さくなるため、論理設計では性能・設計効率・コストの三つを見比べて構成を決めます。

クロックと同期式設計

回路全体で共通のクロック信号を配り、そのエッジ（立上り・立下り）のタイミングでだけ状態を更新する設計を同期式設計といいます。すべての素子が同じ拍子で動くので、信号の到達時間のばらつき（遅延）を「クロック周期以内に収まればよい」という 1 つの条件に押し込めることができ、タイミング設計が単純になります。論理設計の工程は、必要な機能から回路の構成を決める回路設計と、信号が次のクロックまでに確実に届くかを検証するタイミング設計に分かれます。ゲート段数を減らす論理圧縮は、面積とコストだけでなくこの遅延にも効きます。これに対し非同期式設計はクロックを使わず、前段の完了信号で次段を動かします。消費電力を抑えやすい一方、ハザード（一瞬だけ出る誤った出力）の検証が難しく、現在のディジタル回路の大半は同期式です。

組合せ回路 ― 加算器・デコーダ・マルチプレクサ

出力がそのときの入力だけで決まる回路を組合せ回路といいます。過去の入力を覚えないので、真理値表を書けば動作が完全に決まります。演算装置の中核である加算器がその代表です。

1 桁の 2 進数 A と B を足す半加算器は、和 S を XOR、桁上がり C を AND で作ります（第 4 章で扱った型です）。しかし半加算器は下位桁から上がってくる桁上がりを受け取れません。そこで半加算器を 2 個と OR 回路 1 個を組み合わせ、下位からの桁上がり Cin も足し込めるようにしたものが全加算器です（図 7-2）。全加算器を n 個並べ、各段の桁上がり出力を次段の桁上がり入力につなぐと n ビットの加算器（リプルキャリー加算器）になります。この構成は桁上がりが下位から上位へ順に伝わるため、ビット数が増えるほど遅延も増えます。

加算器のほかに押さえるべき組合せ回路は次の 4 つです。いずれも「入力の組合せから出力が一意に決まる」点は共通で、用途で覚え分けます。

FPGA の内部で組合せ回路を実現する仕組みが LUT（Look Up Table）です。真理値表そのものを小さなメモリに書き込んでおき、入力をアドレスとして引くことで任意の論理関数を実現します。ゲートを配線し直すのではなく表の中身を書き換えるだけなので、後述のように出荷後でも回路を変更できます。

順序回路 ― フリップフロップ・レジスタ・カウンタ

出力が「現在の入力」だけでなく「これまでの経緯（内部状態）」でも決まる回路を順序回路といいます。1 ビットを記憶する最小単位がフリップフロップ（FF）で、レジスタもカウンタもメモリセルも、FF を並べたものです。

基本形の RS フリップフロップは、NAND ゲート 2 個の出力を互いの入力へたすき掛けに戻した回路です。NAND は「入力のどちらかが 0 なら出力 1」なので、S 側に 0 を与えると出力 X が 1 に確定し（セット）、R 側に 0 を与えると X が 0 に確定します（リセット）。そのあと S も R も 1 に戻すと、たすき掛けの帰還によって直前の状態がそのまま保たれます（図 7-3）。この「入力を戻しても状態が残る」性質が記憶の正体です。

クロックのレベル（高い間ずっと）で入力を通す回路をラッチ、クロックのエッジ（変化する瞬間）だけで取り込む回路をエッジトリガ型のフリップフロップと呼び分けます。同期式設計ではエッジトリガ型を使うのが基本です。

D フリップフロップを n 個並べて同じクロックを配れば n ビットのレジスタになり、前段の出力を次段の入力につなげば シフトレジスタ（クロックごとにビットが 1 つずつ移動する）になります。シフトレジスタは直列（1 本の線）と並列（n 本の線）のデータ形式を相互変換できるため、UART など直列通信の送受信部で使われます。

T フリップフロップを段数分つなげばカウンタになります。T フリップフロップは入力パルス 2 回で 1 周するので、1 段で周波数が 1/2 になります。これを利用してクロックの周波数を下げる回路が分周器で、n 段つなげば 1/2ⁿ の分周比が得られます。タイマ割込みの周期計算で必ず出てくるので、次の関係を覚えておきます。

カウンタの種類とメモリセル

カウンタには、全段が同じクロックで一斉に動く同期式カウンタと、前段の出力を次段のクロックに使う非同期式カウンタ（リプルカウンタ）があります。非同期式は回路が単純な半面、桁上がりが段を伝わる間だけ誤った値が現れるため、高速な用途では同期式を使います。カウンタは上限を超えると 0 に戻る桁あふれを起こし、16 ビットなら 65,535 の次が 0 です。2 つの時刻の差で経過時間を求めるときは、桁あふれした分（65,536）を足して補正します。科目 B でこの補正が繰り返し問われます。

記憶素子の 1 ビット分をメモリセルといいます。SRAM のセルはフリップフロップそのもので、電源が入っている限り内容を保持でき高速ですが、1 ビットあたりの素子数が多く大容量化には向きません。DRAM のセルはコンデンサ 1 個とトランジスタ 1 個で構造が単純なので大容量にできる代わりに、電荷が抜ける前に再書込み（リフレッシュ）が要ります。メモリの種類と記憶階層は第 4 章で扱います。

半導体素子とカスタム IC ― HDL・FPGA・ASIC・SoC

論理回路の実体はトランジスタです。半導体素子の中で試験に出るのは、電流を一方向にだけ流すダイオード（交流を直流にする整流作用、規定電圧を超えた波形を切り落とすクリッパ回路）と、小さな入力で大きな電流を制御するトランジスタの 2 つが中心です。現在のディジタル IC はほぼすべて CMOS（Complementary MOS。正式には Complementary Metal-Oxide-Semiconductor の略）で作られています。CMOS は p 型と n 型の MOS トランジスタを対で使い、切り替わる瞬間以外はほとんど電流が流れないため、消費電力を小さくできるのが特長です。

用途に合わせて中身を作り込む IC をカスタム IC といいます。回路の作り方は、HDL（Hardware Description Language：ハードウェア記述言語。Verilog HDL・VHDL が代表）で回路の動作を記述し、論理合成ツールにゲートの接続情報（ネットリスト）へ変換させる、という流れです（図 7-4）。同じ記述から、書換えのできる FPGA にも、専用に製造する ASIC にも展開できます。

組込みシステムの構成部品 ― センサとアクチュエータ

組込みシステムは、外界の状態をセンサで電気信号として取り込み、マイコンで判断し、アクチュエータで外界に働きかける、という一巡で成り立っています（図 7-5）。この変換の向きが最頻出の論点です。センサは「物理量 → 電気信号」、アクチュエータは「電気信号 → 力学的な運動」で、向きを逆にした選択肢が定番の誤答肢になります。

汎用入出力ポートとビット操作

マイコンがスイッチや LED を直接つなぐ端子が汎用入出力ポート（GPIO）です。ポートはバイト単位で読み書きするため、特定のビットだけを操作するときは論理演算を使います。ある位置を 1 にするにはそのビットだけ 1 のマスクとの OR、0 にするにはそのビットだけ 0 のマスクとの AND、反転するにはそのビットだけ 1 のマスクとの XOR を取ります。スイッチの押下を検出するときは、前回読んだ値と今回読んだ値の XOR で「変化したビット」を求め、今回値との AND で立上りか立下りかを判定します。第 1 節の論理ゲートが、そのまま組込みプログラムの道具になります。

機械式スイッチは接点が触れる瞬間に数ミリ秒間 0 と 1 を細かく繰り返します（チャタリング）。そのまま読むと 1 回の操作を複数回と数えてしまうため、一定時間待ってから読み直す、数回連続で同じ値になったら確定する、複数回の読取りの多数決を取る、といった確定処理を入れます。科目 B では、この確定処理を入れる理由を記述させる設問が繰り返し出ています。

センサの種類

センサは「何の物理量を測るか」で覚えます。科目 A では車載・産業用途の題材が増えており、直近 3 年ではドップラーセンサ・LiDAR・ADAS 用センサ・回転センサが各 1 回登場しました。

表示メモリの番地計算

組込み機器の LCD は、画面の各画素が主記憶上の決まった番地に対応するビットマップ方式で描画します。番地の求め方は 2 回出題（令和 4 年春 問 21、令和 6 年春 問 22）されており、行の折り返しを掛け算で表すだけの型です。

A/D・D/A 変換と PWM ― アナログとディジタルの橋渡し

センサが出すのは連続的に変化するアナログ信号、マイコンが扱うのは離散的なディジタル値です。この橋渡しをするのが A/D 変換器（アナログ → ディジタル）と D/A 変換器（ディジタル → アナログ）です。A/D 変換は、一定周期で値を読む標本化（サンプリング）、読んだ値を段階に丸める量子化、段階を 2 進数にする符号化の 3 段階で行います。1 秒あたりの標本化回数がサンプリング周波数、量子化の段階数を決めるのが量子化ビット数（分解能）です。

D/A 変換器の出力は、入力値が 1 増えるごとに一定量ずつ上がる階段状になります（図 7-6）。この 1 段の高さが 1 LSB（Least Significant Bit：最下位ビット 1 個分の電圧）で、D/A 変換の計算問題はすべてこの 1 段の高さから組み立てます。

PWM 制御とモータの駆動

モータの回転速度を変えるとき、電圧そのものを上下させると効率が悪く発熱します。そこで電圧は一定のまま、オンにしている時間の割合（デューティ比）だけを変える方式が PWM（Pulse Width Modulation：パルス幅変調）制御です。周期も高さも変えず、パルスの幅だけが変わるのが PWM の波形です（図 7-7）。誤答肢では振幅が変わる波形や周期が変わる波形、正弦波が並ぶので、3 つを見比べて覚えます。

モータを正転・逆転の両方向に回すには、4 個のスイッチング素子を H 字型に配置した H ブリッジ回路を使い、対角のスイッチ 2 個を組で入れる向きを切り替えます。PWM と組み合わせれば、向きと速度を同時に制御できます。

機械・制御の 4 方式

工場のシーケンス制御を担う専用コントローラが PLC（Programmable Logic Controller）です。リレー回路の考え方をプログラムで置き換えたもので、産業機器の制御に広く使われています。

タイマ・割込み・ウォッチドッグとリアルタイム性

組込みシステムでは「いつ処理するか」がハードウェアで決まります。その中心がタイマです。マイコンのタイマは、クロックを分周器で遅くし、その 1 拍ごとにダウンカウンタを 1 ずつ減らし、0 になった瞬間に割込みを発生させる、という構造をしています（図 7-8）。

割込みとイベント駆動

センサの変化やタイマの満了など、外部の出来事をきっかけに処理を始める作り方をイベント駆動といいます。きっかけとなるハードウェアの信号が割込みで、CPU は実行中の処理を中断して割込みハンドラへ飛び、終わったら元の処理に戻ります。割込みが発生してからハンドラの処理が始まるまでの遅れを割込みレイテンシといい、これが応答時間の下限を決めます。割込みハンドラは短くし、時間の掛かる処理はタスクへ通知して任せるのが定石です。重要な処理の途中で割り込まれると困る区間では割込みマスクで一時的に受付を禁止しますが、マスクしている間に来た事象を取りこぼす危険があるため、区間は最小にします。

ウォッチドッグタイマ

ウォッチドッグタイマ（WDT）は、暴走やハングアップを検出する監視回路です。正常なプログラムは一定時間ごとに WDT のカウンタをクリアし続けます。プログラムが停止するとクリアが来なくなり、カウンタがしきい値に達した時点で WDT がシステムをリセットします（図 7-9）。「一定時間内にクリアされなければ異常とみなしてリセットする」という定義が、直近 10 年で 3 回（平成 29 年秋、令和元年秋、令和 3 年秋）そのまま出題されています。

リアルタイムシステム

リアルタイムシステムとは「定められた制限時間内に応答を返すシステム」です。速いことではなく間に合うことが要件である点が最重要で、この定義は直近 10 年で 2 回（令和元年秋 問 5、令和 7 年春 問 4）出題され、どちらも同じ趣旨が正解でした。締切を 1 回でも過ぎたら致命的になるものをハードリアルタイム（エアバッグの展開、モータの転倒制御）、多少の遅れなら品質低下で済むものをソフトリアルタイム（動画再生、券売機の画面更新）といいます。設計時は、最悪の場合の応答時間（割込みレイテンシ ＋ 処理時間 ＋ 他タスクによる待ち）が締切に収まるかで判断します。

科目 B「組込みシステム開発」へのつなぎ

科目 B では、直近 10 年の 19 回すべてで「組込みシステム開発」が出題され、問番号も問 7 で固定されています。問われるのは組込み固有の知識量ではなく、本文と図表の仕様を読み取り、時間・容量・状態を突き合わせる力です。本章の知識がそのまま得点になるのは、次の 5 つの計算です。

計算以外では、状態遷移図の読解と設計、タスク間で何を通知するか、割込みからのタスク起床、確定処理を入れる理由といった論点が繰り返し問われます。解き方の手順とオリジナル演習は第 24 章にまとめています。なお、クロス開発・ICE・エミュレータ・MISRA といった組込みソフトウェアの開発環境は第 13 章で扱います。

消費電力・電源と IoT デバイス

電池で動く組込み機器では、消費電力が製品寿命そのものを決めます。CMOS 回路の消費電力は、信号が切り替わるときに流れる電流（動的電力）と、切り替わっていなくても漏れ続けるリーク電流（静的電力）の和です。半導体の微細化（プロセスルールの縮小）は動的電力を下げる一方でリーク電流を増やすため、使っていない部分の電源そのものを切る技術が重要になりました。発熱は素子の寿命と誤動作に直結するので、消費電力の見積りはヒートシンクや筐体設計といった熱設計とセットで行います。

IoT デバイスの通信インタフェース

組込み機器の通信は、基板の中（センサとマイコンの間）、機器と機器の間、機器とクラウドの間の 3 層で使い分けます。距離・速度・消費電力のどれを優先するかで選択肢が決まります。

IoT デバイスのセキュリティと電源

IoT 機器は、設置台数が多く管理者の目が届きにくいうえ、出荷時のまま何年も使われがちです。出荷時の初期パスワードを変更しないまま運用することが最大の弱点で、これを踏み台にした大規模なボットネットの被害が知られています。対策の基本は、初期パスワードの強制変更、不要なポートやサービスの停止、ファームウェアを遠隔で安全に更新できる仕組み（更新ファイルへのディジタル署名と検証）、そして分解や信号の観測によって内部の鍵を読み出されないようにする耐タンパ性の確保です。電源側では、機器を電池で動かすか、給電線を引くか、ハーベスティングで賄うかが設計の分かれ目になります。データセンターでは、交流と直流の変換回数を減らして損失を抑える直流給電も採用されています。

ひっかけポイント

理解度チェック（科目 A 形式）

まとめ

ハードウェアは科目 A で 1 回平均 3.4 問と多くはありませんが、そのうち半分が「組込みシステムの構成部品」に集中し、しかも同じ文言の再出題が目立ちます。この章の表と 4 つの計算の型を押さえれば、少ない学習量で確実に得点できる分野です。次の第 8 章では、ここで扱った表示デバイスの先にある、ユーザーインタフェースとマルチメディアの表現技術を扱います。